Обязанности

Разработка планов верификации тестируемых модулей и устройств в целом;
Реализация компонентов верификационного окружения по заданным требованиям;
Реализация компонентов для измерения функционального покрытия по заданным требованиям;
Реализация тестов согласно верификационного плана;
Документирование и сопровождение исправления ошибок в RTL-моделях СФ-блоках;
Проведение тестирования RTL-моделей блоков, RTL-модели устройства в целом, синтезированной электрической схемы (netlist) с задержками (sdf), анализ неисправностей.

Требования

Высшее техническое образование;
Опыт работы от 5 лет;
Знание и понимание основ цифровой схемотехники;
Знание языков Verilog/SystemVerilog/VHDL, С;
Опыт работы с САПР моделирования;
Технический английский язык;
Знание принципов UVM, навыки разработки и сборки компонентов тестового окружения;
Знание системы управления версиями (SVN, GIT).

Сфера деятельности: Производство
График работы: Полный рабочий день
Место/тип рабочего места: Нет; Да
Подходит для категорий: Граждане, уволенные с военной службы, и члены их семей
Медицинские требования: Медкнижка: Не указано
Количество рабочих мест: 1
Адрес места работы: Воронежская область, Город Воронеж, Старых Большевиков улица, дом: 5;
Проживание: Нет

Источник: Работа России Внешняя вакансия из открытого источника.